畫元件(Cell)應該注意事項

1. 所有元件庫裡的 Cell 要等高
2. VDD/GND 的寬度要一致，其大小至少要 10 倍最小製程寬度，舉例來說 0.18 um 製程之 VDD/GND 寬度要 1.8 um，其相對位置要一模一樣，而且 VDD/GND 要拉到左/右邊界為止。
3. Cell 的中間部份為通道，至少要可以拉 5 條 path。Cell 自身的繞線應該盡量往上/下調整。拉 Path 要避免不必要的轉彎，盡量以直線為主。
4. PMOS / NMOS 要個別調整以驅動輸入負載，不可以每個 PMOS 寬度都是 3.2u，NMOS 寬度都是 1.6u
5. 遇到 PMOS/NMOS 寬度太長時，要使用折 MOS 的技巧。(期中考後教)
6. 在整合 Cell 時要把 PIN 腳的 Label 拿掉，以免 LVS 錯誤。
7. 在整合 Cell 要接 path 要注意不要與原始的接線短路，也就是說原始走線如果已有 Metal 1，則整合 Cell 時要用 Metal 2 來走線。
8. 調整 Cell 之後，DRC/LVS 流程要重作，因為你不能確定動 Cell 會不會影響到 DRC 或是 LVS，因此只要動 Layout，DRC/LVS 流程請一律重作。